芯片封装将要“乐高化”了。近日，包括英特尔、日月光半导体（ASE）、AMD、Arm、谷歌云、Meta、微软、高通、三星和台积电在内的十大芯片巨头共同打造一个先进芯片封装技术的行业标准UCIe（通用芯粒高速互连），通过封装芯粒（Chiplet）之间的互连，帮助行业实现更多的创新。
在半导体制造领域，芯粒被看作延续摩尔定律的重要途径。通过将复杂芯片的不同功能分区制作成单独芯片，再使用先进封装组合在一起，可以突破传统SoC制造面临的诸多挑战，大幅降低设计生产成本。由于使用基于异构集成的高级封装技术，芯粒让复杂芯片的生产不再受到工艺的约束，因此，三星、英特尔和台积电等芯片巨头纷纷布局，希望依靠先进封装技术，以差异化的堆叠来整合不同工艺制程，让芯粒发挥更大效能。
但是，这项技术也面临不少挑战。将不同规格与特性的芯粒封装在一起，散热、应力和信号传输都是重大的考验。最大的问题是标准不统一，不同厂商开发的芯粒很难实现匹配和组合，因此限制整个业态的发展。
而半导体行业的未来是将多个芯粒集成到一个封装中，以实现跨细分市场的产品创新。日经新闻的报道认为，到目前为止，半导体的发展主要集中在如何将更多的晶体管压缩到芯片上，因为一般来说，更多的晶体管意味着更强的计算能力。但随着晶体管之间的距离缩小到只有几个纳米，这种方法变得更具挑战性。因此，如何将不同功能和特性的微型芯片以最有效的方式封装和堆叠在一起，已成为大多数芯片制造商热衷攻破的关键领域，而建立一个开放的芯粒生态系统至关重要。
芯片巨头组成联盟的目的就是建立一个单芯片封装标准（UCIe），从而建立一个新的生态系统，促进封装和堆叠技术领域的合作。英特尔基于开放的高级接口总线（AIB）工作基础，开发了UCIe标准并将其作为一个开放规范捐赠给联盟的创始成员。该规范定义了封装内芯粒之间的互连，以实现封装层级的开放芯粒生态系统和普遍的互连。
形象地说，就是联盟成员通过统一标准把芯粒“乐高化”。即便在芯片封装过程中有无数形状、用途不一的小块“乐高”，只要通过统一的插口，就能把这些“乐高”很好地组合在一个封装中，企业甚至还可以实现创新的拼插组合，从而创造出更强大的芯片系统。
开放的联盟和统一的标准解决了芯片从内存、存储、云、边缘到高性能计算和终端的全过程连接问题，可以把来自不同晶圆厂的不同设计和不同封装技术“拼装”在一起。不仅将影响整个半导体行业，还将为垂直领域的创新带来更多的可能。
该联盟的创始公司来自云服务提供商、芯片代工厂、系统原始设备制造商、芯片IP供应商和芯片设计公司，联盟成为一个开放的标准组织。据外媒报道，参与该联盟的谷歌和AMD都是首批采用台积电先进3D芯片堆叠技术的公司。据悉，在全新UCIe行业标准推出后，成员企业将开始研究下一代UCIe技术，包括定义芯粒的外形大小、管理、增强的安全性等基础协议。
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